阻抗控制走线 50Ω 单端与 100Ω 差分线宽怎么算？FR4 参数

一、为什么要做阻抗控制

PCB 走线在高频下不再是"导线"，而是传输线。信号沿传输线传播，遇到阻抗不连续点（源端、终端、过孔、连接器）就发生反射。反射会造成信号振铃、过冲、码间干扰，直接导致 USB、以太网、DDR、PCIe 等高速协议误码。

解决办法：让走线的特性阻抗 Z0 与源端、终端阻抗匹配。业界约定：

• 50Ω 单端：USB2.0 D+/D-（也可差分 90Ω）、以太网 MDI（差分 100Ω）、大多数射频信号、SPI/UART 高速版本、DDR CA、时钟
• 75Ω 单端：视频（BNC、CVBS）、有线电视 F 头
• 100Ω 差分：以太网差分对、CAN、RS-485、LVDS、SGMII、USB3.0 SS
• 90Ω 差分：USB2.0 高速差分
• 85Ω 差分：PCIe Gen1/2

二、常用估算公式（FR4，εr ≈ 4.3）

微带线（Microstrip，走顶层/底层，一侧有参考平面）：

Z0 ≈ (87 / √(εr+1.41)) × ln(5.98H / (0.8W + T))，其中 W 走线宽度、T 铜厚、H 介质厚度。经验规律：H 每增大一倍，要保持 Z0 不变则 W 也约增大一倍。

带状线（Stripline，走内层，两侧都有参考平面）：

Z0 ≈ (60/√εr) × ln(4H / (0.67π × (0.8W + T)))。同 W 下带状线阻抗比微带线低约 25-30%，所以 50Ω 带状线的 W 需比 50Ω 微带小很多。

差分对：Zdiff ≈ 2 × Z0 × (1 - 0.48 × e^(-0.96×S/H))，S 是差分线中心间距。经验：想要 100Ω 差分，两条 50Ω 单端线拉开 ≥ 2H 间距即可近似。

三、叠层设计要点

典型 4 层板叠层（1.6mm 板厚）：

1. L1（信号层，微带 50Ω）— PP 0.15mm — L2（GND 平面）
2. L2（GND） — 芯板 1.2mm — L3（VCC 平面）
3. L3（VCC） — PP 0.15mm — L4（信号层）

L1 到 L2 之间的介质厚度（0.15mm 左右）就是决定微带阻抗的核心。板厂常见叠层参考：TG150 FR4，介质常数 εr ≈ 4.2-4.5（10MHz）到 4.0-4.2（1GHz）。

6 层板加两个内层信号层，L3/L4 走带状线阻抗控制要求高的信号（DDR、PCIe）。带状线优点：屏蔽好、辐射小、延时稳定；缺点：不能改线（要改板）。

四、常见错误与实操建议

错误 1：不与板厂沟通盲目用 CAD 内置计算器。板厂 PP 厚度、铜厚、εr 与 CAD 默认值差异可能造成 ±10% 阻抗偏差。正确：报板前把叠层要求（H、T、εr、Z0）发给板厂，让板厂反算 W 并出叠层图。

错误 2：阻抗线走过参考平面缺口。回流路径断裂，等效阻抗骤变。正确：参考平面完整连续，任何隔离沟必须绕开阻抗走线。

错误 3：差分对走线不等长。差分对之间时序偏差 >5ps（对应约 1mm）就会有共模噪声。USB3.0/PCIe 要求线长差 <0.15mm。

错误 4：过孔阻抗跳变。高速 (>3GHz) 信号过孔要做 backdrill 去除残 stub。

选型清单：① 定义 Z0 → ② 定义叠层（H、T、εr）→ ③ 用 Polar Si9000 或板厂计算器算 W → ④ 报板要求"阻抗控制" → ⑤ 首件测阻抗（TDR），偏差 <±10% 合格 → ⑥ 差分对做长度匹配。