1.2V FPGA 核电源负载 2A 跳 5A：稳态谷底 1.180V 看着合格，阶跃 3µs 内掉 90mV 直接复位；330µF 电解 ESR 台阶一项就判死，要 6 颗 100µF 陶瓷

场景：核压纹丝不动地通过验收，上板跑业务却随机复位

一块 FPGA 核心板，核电源 1.2V 由板载同步降压稳压器供给。空闲时 I₀=2A，逻辑阵列大规模翻转、BRAM 同时读写时电流在几百 ns 内跳到 I₁=5A，阶跃 ΔI=3A。FPGA 数据手册规定核压不得低于 1.14V（−5% 容差）。稳压器距芯片约 25mm，走线电阻与焊球/连接器接触合计 R=3mΩ，稳压器输出纹波 10mV 峰峰值。很多工程师的电源校核到此为止：直流压降算一下、纹波看一下，没问题就发板。真正复位的是第三层——负载阶跃发生后、电源环路响应之前那几个微秒。

第一笔：稳态两层——谷底 1.180V，余量 40mV

第一层直流压降（按峰值电流 5A）：

，压降率仅 1.25%。

第二层纹波下摆（保守取峰峰值的一半）：。

负载端平均电压 1.185V，稳态最低瞬时（纹波谷底）：

距复位线还有 40mV，看起来很宽裕。注意判定必须按谷底瞬时值而不是平均电压——按 1.185V 平均去对 1.14V，会把 5mV 纹波和后面的阶跃全部漏掉。

第二笔：阶跃第三层——3µs 内只有电容在供电

降压稳压器的反馈环路带宽有限，检测到跌落、占空比拉大、电感电流爬升需要时间。保守取环路响应时间 Δt=3µs（带宽约 100kHz 量级的常见取值，以稳压器数据手册环路特性为准），这段时间内 ΔI=3A 全部由芯片本地去耦电容提供。电容两端的跌落由两部分组成：

第一项是电荷流失（I=C·dV/dt），第二项是电容等效串联电阻上的瞬时台阶。最坏情况下三层叠加，阶跃中的最低电压：

第三笔：330µF 电解错在哪——ESR 台阶一项就吃光全部预算

最常见的选型思路：看 BOM 上有地方，放一颗 330µF 聚合物电解/钽电容「总够了吧」。普通小体积电解在 1.2V 这种低压高频场合 ESR 常在 20~50mΩ，取 30mΩ：

而留给整个瞬态的预算只有 。电容还没开始放电荷，阻性台阶一项就超了一倍。把电容下限反解式写出来看得更清楚：

分母 = 40−90 = −50mV＜0：此路不通，加再多容量也救不回来，因为 1/C 那一项再小，ESR 台阶也纹丝不动。正确动作是换低 ESR 介质（多层陶瓷 MLCC）或多颗并联，而不是把电解电容加大一号。顺带一提，钽电容还要单独评估浪涌失效风险，不能只看 ESR。

第四笔：6 颗 100µF MLCC，有效容量还要打偏压折扣

改用低 ESR 的 X6S/X7S 陶瓷电容，并联后 ESR≈1mΩ：ESR 台阶降到 3mV，留给电荷项 37mV，容量下限：

（注意单位约掉后就是法拉）。

但 243µF 是「有效」容量，不是标称容量。高介电常数陶瓷（X5R/X6S/X7S）存在直流偏压效应：0805/1210 封装的 100µF/6.3V 电容，在 1.2V 偏压下有效容量通常只剩额定的 60%~80%（查厂家偏压曲线），再留老化与批次离散，按 70% 估：

需要标称容量 243/0.7≈347µF。取 6 颗 100µF X6S，有效约 420µF，回填：

，合格且留 16mV 工程余量。若只按 243µF 下限布 4 颗（有效 280µF），跌落 35.1mV、最低 1.145V，仅压线通过——电容老化后容量继续跌，不建议。

三个设计提醒

① 电容要放在芯片焊球 2~3mm 内，过孔电感也是 ESL。ΔV=ΔI·Δt/C+ΔI·ESR 只描述 µs 级的中频跌落；阶跃最前沿的数百 ns 是电感分压 ΔI·ESL 主导，大封装钽电容、长回路、少过孔会打出一个几十 mV 的窄尖峰。布置上小容量 0.1µF/1µF 紧贴电源管脚、大容量 bulk 围在外圈，形成两级储能，而不是把 6 颗 100µF 堆在一处。

② ΔI 与 Δt 要从器件手册取，不要凭感觉。FPGA 厂商通常给出推荐去耦网络或目标阻抗 Ztarget=(Vcc×容差)/ΔI；本例 Ztarget=60mV/3A=20mΩ，3µs 内要求电容网络阻抗不大于它，与 C≥ΔIΔt/ΔV 是同一回事的两种写法。电流阶跃幅度取「典型应用最大动态电流」而不是绝对最大额定电流。

③ 走线电阻是预算的隐性大户。本例 15mV 直流占了 60mV 总容差的四分之一；稳压器离芯片越远、电源平面越薄，留给瞬态的越少。线阻上限可从 Vmin 反解：Rmax=(Vs−Vmin−纹波/2−瞬态)/Ipk，算出来为负时说明降线阻这条路也不通，必须先压纹波或换位置。大电流走线本身的载流与温升校核见PCB 载流计算器。

在线复算

三层电压预算可以在电源纹波压降计算器复算：免费段填 Vs=1.2V、Iload=5A、走线电阻 0.002Ω、接触电阻 0.001Ω、允许最低电压 1.14V、纹波峰峰值 0.01V，得到总串联电阻 3mΩ、直流压降 15mV、负载端平均 1.185V、纹波谷底最低瞬时 1.180V 与压降率；专业段填阶跃电流 3A、环路响应时间 3µs、电容 ESR（先试电解 30mΩ 会直接提示「加电容无效」，再换 1mΩ），即得瞬态跌落与去耦电容下限 243µF、线阻上限反解，可逐档改电容看 1.156/1.145 两个最低电压。

小结

1.2V 核电源 2A→5A 阶跃、Δt=3µs、R=3mΩ、纹波 10mV：稳态谷底 1.180V 余量 40mV，但 330µF 电解的 ESR 台阶 90mV 一项就使反解式分母为负，加电容无效；按有效容量 ≥243µF、计入 70% 偏压折减选 6×100µF X6S（有效 420µF、ESR≈1mΩ），瞬态跌落 24.4mV、最低 1.156V 合格。数字板电源要按直流压降、纹波谷底、负载阶跃三层判定；看 ESR 再看容量，标称容量记得打偏压折扣。